民國106年 第3梯次 數位電子甲級 學科
第32題
V e r i l o g 語言中,執行此敘述$ d i s p l a y ( " r e s u l t = % b " , ' x y = = = ' x…
題目
V e r i l o g 語言中,執行此敘述$ d i s p l a y ( " r e s u l t = % b " , ' x y = = = ' x y ) 之結果為
- (1) r e s u l t = 0
- (2) r e s u l t = 1
- (3) r e s u l t = x
- (4) r e s u l t = z
官方答案
(2) r e s u l t = 1
解析
Verilog中===為「全等運算子」（case equality），會將x、z視為確定值進行比對，故'x === 'x兩側皆為不定值x時視為相等，結果為邏輯1（true），%b以二進位輸出1。若使用一般相等運算子==，則'x == 'x結果為不定值x。選項1、3、4分別對應false、不定值與高阻抗，均不符===的判定。
AI 參考解析（推得答案已與官方答案比對一致），非官方公告內容，僅供備考參考。