民國110年 第3梯次 數位電子甲級 學科
第18題
Verilog 語言中,下列何者敘述表示模擬器等待in1 或in2 發生變化時,將完成out=in1 & in2 設 定
題目
Verilog 語言中,下列何者敘述表示模擬器等待in1 或in2 發生變化時,將完成out=in1 & in2 設 定
- (1) assign @out=in1 & in2;
- (2) event@(in1 or in2)out=in1 & in2;
- (3) always@(in1 or in2) out=in1 & in2 ;
- (4) initial #1 out=in1 & in2;
官方答案
(3) always@(in1 or in2) out=in1 & in2 ;
解析
Verilog 中，always @(in1 or in2) out = in1 & in2; 表示一個程序區塊，其敏感清單（sensitivity list）包含 in1 或 in2，只要其中任一訊號發生變化，模擬器便重新執行該區塊，將 out 更新為 in1 與 in2 之及閘結果。選項 1 的 assign 為連續指派，語法不接受 @；選項 2 的 event 敘述用於宣告具名事件，非此用法；選項 4 的 initial #1 是以延遲 1 個時間單位執行一次，非事件驅動且僅執行一次，不符需求。
AI 參考解析（推得答案已與官方答案比對一致），非官方公告內容，僅供備考參考。