民國114年 第3梯次 數位電子甲級 學科

第17題

Verilog 語言中,下列何者為不合法的敘述?

題目

Verilog 語言中,下列何者為不合法的敘述?

  1. (1) reg arr[0:15]
  2. (2) wire w[0:7]
  3. (3) eventtrigger
  4. (4) parameter width=8

官方答案

(2) wire w[0:7]

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