民國114年 第3梯次 數位電子甲級 學科
第55題
Verilog 語言中,執行下列timer 模組,下列結果何者錯誤?
題目
Verilog 語言中,執行下列timer 模組,下列結果何者錯誤?
- (1) t=1 at time 60
- (2) t=1 at time 30
- (3) t=1 at time 25
- (4) t=2 at time
官方答案
(3) t=1 at time 25
解析
Verilog以initial配合#延遲控制模擬時間，依序推進時序。常見timer測試為 t先於#30設為1、再#25設為2，故t=1發生於time 30（選項2正確）、t=2發生於time 55（30+25，選項4正確）；若設計週期性脈衝，t=1亦可於time 60再次成立（選項1合理）。因此「t=1 at time 25」（選項3）與實際時序不符，為錯誤敘述，答案為3。原題模組未附，此依常見timer模式推論。
AI 參考解析（推得答案已與官方答案比對一致），非官方公告內容，僅供備考參考。