關於快取記憶體（Cache）架構設計的敘述，下列何者錯誤？

題目

關於快取記憶體（Cache）架構設計的敘述，下列何者錯誤？ A. 增加快取記憶體的整體容量可減少容量錯失（Capacity Miss） B. 增加快取記憶體的關聯度（Associativity）可減少衝突錯失（Conflict Miss） C. 增加快取記憶體的區塊容量（Block Size）可減少錯失懲罰（Miss Penalty） D. 使用多層快取記憶體可減少整體錯失率（Miss Rate）4612

官方答案

• 答案：C. 增加快取記憶體的區塊容量（Block Size）可減少錯失懲罰（Miss Penalty）

解析

加大區塊容量（block size）雖能靠空間局部性降低強制錯失，但一次錯失要搬移的資料變多，傳輸時間拉長，錯失懲罰（miss penalty）反而上升，故 C 的敘述錯誤。A 正確：容量變大可減少容量錯失（capacity miss）；B 正確：提高關聯度可讓區塊放置位置更有彈性，減少衝突錯失（conflict miss）；D 正確：多層快取讓 L1 的錯失由 L2 吸收，只有多層都錯失才需存取主記憶體，整體（global）錯失率因而下降。

AI 參考解析（推得答案已與官方答案比對一致），非官方公告內容，僅供備考參考。

官方資料

• 官方試題 PDF
• 官方答案 PDF

答案以考選部公告之測驗式試題標準答案 PDF 為準。