CPU 指令管線化（Pipeline）的主要設計目的為下列何者？

題目

CPU 指令管線化（Pipeline）的主要設計目的為下列何者？ A. 可以直接提高CPU 時脈速度 B. 縮短單一指令的執行延遲 C. 實現多個指令在不同階段重疊執行 D. 將單核心處理器虛擬化為多核心

官方答案

• 答案：C. 實現多個指令在不同階段重疊執行

解析

CPU 管線化（Pipelining）技術是將指令執行過程細分為數個獨立階段（如取指 IF、解碼 ID、執行 EX、訪存 MEM、寫回 WB），使不同指令可以在硬體各階段重疊平行運作，如同工廠流水線，藉此大幅提升 CPU 單位時間內的指令吞吐量（Throughput），故選 C。管線化並無法直接提高時脈速度（A 錯誤），且因為管線暫存器與危害控制開銷，單一指令從開始到結束的延遲（Latency）甚至可能微幅增加而非縮短（B 錯誤）；D 是超執行緒（Hyper-Threading）或虛擬化技術。

AI 參考解析（推得答案已與官方答案比對一致），非官方公告內容，僅供備考參考。

官方資料

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