民國101年 第4梯次 數位電子甲級 學科
第35題
V e r i l o g 語言中,下列何者為不合法的敘述
題目
V e r i l o g 語言中,下列何者為不合法的敘述
- (1) p a r a m e t e r w i d t h = 8
- (2) w i r e w [ 0:7 ]
- (3) r e g a r r [ 0 : 15 ]
- (4) e v e n t t r i g g e r
官方答案
(2) w i r e w [ 0:7 ]
解析
Verilog 宣告匯流排或暫存器時，位元範圍必須寫在識別名稱「之前」，正確語法為 wire [0:7] w; 或 reg [15:0] arr;。若把範圍寫在名稱之後（如 w[0:7]），語法上會被解讀為陣列（記憶體）宣告，而 wire 這類 net 型別在傳統語法中不允許這種寫法，故為不合法敘述。選項1 的 parameter width = 8; 是合法的參數宣告；選項3 的 reg arr[0:15]; 是合法的記憶體（16 個暫存器）宣告；選項4 的 event trigger; 也是合法的事件變數宣告。
AI 參考解析（推得答案已與官方答案比對一致），非官方公告內容，僅供備考參考。