民國115年 普通考試 電子工程 電子儀表概要
官方試題 PDF
題目
請繪圖詳述邏輯分析儀之時序與狀態模式。（20 分）
參考解答（AI 生成，非官方）
- 一、邏輯分析儀（logic analyzer）用於多通道數位信號分析，基本擷取模式分為時序模式（timing mode）與狀態模式（state mode）。前者觀察信號隨時間變化的波形，屬於非同步取樣；後者觀察被測系統時鐘邊緣上的資料狀態，屬於同步取樣。繪圖時可將兩種模式左右並列。
- 二、時序模式圖：畫水平時間軸t與縱軸通道CH0～CH3，每通道繪出高低準位方塊波形；下方畫等間隔取樣時鐘CLK，於每個取樣點以虛線或箭頭對到波形，標示取樣率f_s與取樣週期T_s，並標出觸發點（trigger point）。此模式不需被測電路提供時鐘，取樣率應為信號最高頻率的5至10倍以上。
- 三、狀態模式圖：畫被測系統的CLK、資料D0～D3與qualifier（限定信號）；在CLK上升緣或下降緣畫箭頭，表示取樣時刻；右側或下方畫狀態列表，表頭包括Sample、CLK edge、D3 D2 D1 D0、Hex與Time，填入依時鐘順序取得的狀態。此模式須接外部或系統時鐘，只記錄有效邊緣的資料。
- 四、比較：時序模式解析度高，可觀察脈寬、skew、glitch與時序關係，但取樣資料量大、記憶體消耗快；狀態模式只記錄時鐘邊緣的有效狀態，適合匯流排、指令流與韌體除錯，但可能漏掉兩時鐘邊緣間之短脈衝。選擇模式應依是否需要看時間波形或資料狀態序列而定。
- 五、繪圖與設定提醒：圖上應標明CH0～CH3、GND、CLK、trigger、取樣點、時間刻度與狀態表，並註明timing mode為asynchronous、state mode為synchronous。實測須設定臨界電壓、取樣率、記憶深度與觸發條件；若時鐘太快或懷疑glitch，應改用時序模式或混合訊號示波器（MSO）。
AI 依官方試題文字產生的參考解答，非考選部公告答案，內容僅供備考參考。