民國115年 高考三級 電子工程 半導體工程
第4題
現代半導體的先進CMOS 製程技術中會有許多道離子佈植步驟，請回答 以下與離子佈植製程相關之兩子題： 說明通道效應（channeling effect）的成因以…
題目
現代半導體的先進CMOS 製程技術中會有許多道離子佈植步驟，請回答 以下與離子佈植製程相關之兩子題： 說明通道效應（channeling effect）的成因以及通道效應對離子佈植製 程的影響，並指出一種製程上可改善的方法。（10 分） 請就一n 型MOSFET 元件中的LDD（lightly doped drain）、halo 與APT （anti-punch through）等三項離子佈植步驟，說明其主要目的與植入雜 質型式（n 型、p 型或均可）。（15 分）
參考解答（AI 生成，非官方）
- 一、通道效應（channeling effect）的成因：單晶矽具有週期性晶格，當入射離子方向接近主要晶軸（如 <100>、<110>）或晶面時，離子會被通道兩側的原子列以庫侖力導引，使其與原子核的近距離碰撞機率大幅降低，於是可以長距離穿透，形成所謂的「通道」。
- 二、對離子佈植製程的影響：通道離子的射程（range）明顯偏大，使摻雜深度分布出現拖尾（channeling tail），接面深度（junction depth）難以精確控制，造成臨界電壓飄移、短通道效應加劇，並使淺接面（shallow junction）與低摻雜源汲極的製作變得困難，元件特性再現性也因而變差。
- 三、製程上的改善方法：最常見的是將晶圓傾斜 7 度（tilt）並旋轉 22 至 30 度（twist），使入射方向偏離晶軸；此外可成長薄 screen oxide（犧牲氧化層）使離子隨機散射、先以 Ge 或 Si 進行預非晶化佈植（pre-amorphization implant）破壞晶格，或選用較重的離子、降低能量。
- 四、LDD（lightly doped drain）：在閘極邊緣下方先植入低濃度、與源汲極同型的雜質（n 型元件用 n^-），以降低汲極端的電場峰值，抑制熱載子（hot carrier）注入與 GIDL，並改善可靠度；其後再以 spacer 定義高濃度源汲極。
- 五、halo（pocket）與 APT（anti-punch-through）：halo 是在源汲極兩側、閘極下方斜角植入與基板同型的雜質（n 型元件用 p 型），以提高局部基板摻雜、抑制 V_T roll-off 與 DIBL；APT 則是在通道下方植入與基板同型的雜質（p 型），阻斷源汲極空乏區在深度方向連通，防止 punch-through。兩者雜質型式相同，但深度與目的不同。
AI 依官方試題文字產生的參考解答，非考選部公告答案，內容僅供備考參考。