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民國115年 高考三級 電子工程 半導體工程收錄考選部官方試題，共 4 題可線上瀏覽，考選部未公告本科目答案。
題目與答案
在室溫300 K 時，摻雜雜質完全解離的情況下，若在某矽半導體試片中
僅摻雜濃度等於
D
N 的施體。請回答以下子題：
若此試片中的電子濃度與電洞濃度分別以n 與p 表示，以及本質載子
濃度以
in 表示。請用數學式子分別表示此矽半導體之電中性（charge
neutrality）與質量作用定律（mass-action law），並說明其意義？（10 分）
如果此試片中的電洞濃度等於
5 10 cm
、
5 10 cm
或
1.5 10
cm
，試計算摻雜濃度
D
N 分別等於多少？已知電子電荷
1.6 10
C
q
與本質載子濃度
1.5 10
cm
in
。（15 分）
參考解答（AI 生成，非官方） 一、電中性條件（charge neutrality）：在完全解離的假設下，施體全部游離（N_D+ = N_D），且沒有受體；因此區域內的淨電荷密度必須為零，即 ρ = q(p − n + N_D) = 0，化簡後得到 n = p + N_D。這條式子的意義是：半導體內部不得累積淨電荷，否則會建立電場，驅使載子重新分布，直到漂移與擴散達成平衡；同時也顯示電子主要由施體提供，而電洞帶負電，會抵消一部分正電荷。 二、質量作用定律（mass-action law）：在熱平衡下 np = n_i^2。其意義是電子電洞對的產生率等於復合率，乘積只由溫度與能隙決定（n_i^2 正比於 T^3 exp(−E_g/kT)），與摻雜濃度無關；摻雜只改變電子與電洞的分配比例，多數載子增加時，少數載子便等比例減少。 三、聯立求解：將 p = n_i^2/n 代入電中性式，得 n^2 − N_D n − n_i^2 = 0，故 n = [N_D + (N_D^2 + 4n_i^2)^(1/2)]/2、p = [−N_D + (N_D^2 + 4n_i^2)^(1/2)]/2。當 N_D >> n_i 時可近似為 n ≈ N_D、p ≈ n_i^2/N_D，這就是常用的「多數載子濃度約等於摻雜濃度」判定準則。 四、由電洞濃度反推摻雜濃度：N_D = n − p = n_i^2/p − p。以 n_i = 1.5×10^10 cm^-3（n_i^2 = 2.25×10^20 cm^-6）為例，若 p = 5×10^9 cm^-3，則 N_D = 4.5×10^10 − 5×10^9 = 4.0×10^10 cm^-3；若 p 趨近 n_i，則 N_D 趨近零（本質情形），且 p 不可能大於 n_i，否則必須改以受體摻雜的模型描述。 五、資料缺漏與作答要領：題幹中三個電洞濃度的指數在試卷上無法辨識，因此無法得出唯一的數值。考生應先寫出 N_D = n_i^2/p − p，再依序代入三個 p 值，並檢查 p < n_i 且 N_D > 0 是否合理；當 p << n_i 時可直接用 N_D ≈ n_i^2/p，其誤差量級約為 p/n_i。
在室溫300 K 時，電子的擴散係數
35 cm /s
n
D
與遷移率
1350 cm /V-s
n
。考慮某n 型矽半導體在
x
處的電子濃度分布可表
示為
/
( )
5 10
cm
n
x L
n x
e
，其中
2 10
cm
n
L
。另外，在此半導體還
存在一個
x
方向的固定電場
150 V/cm
E
。已知電子電荷
19 C
1.6 10
q
；波茲曼常數
8.62 10
eV/K
k
；本質載子濃度
1.5 10
cm
in
。請回答以下子題：
寫出愛因斯坦關係式（Einstein relation），及說明此關係式之物理意
義？（5 分）
計算在
x 處電子的漂移電流密度（drift current density）大小？（10 分）
計算在
x 處電子的擴散電流密度（diffusion current density）大小？
（10 分）
參考解答（AI 生成，非官方） 一、愛因斯坦關係式（Einstein relation）：D_n/μ_n = D_p/μ_p = kT/q。物理意義在於擴散與漂移並非彼此獨立的現象，兩者同樣源自載子的熱運動與晶格散射，因此擴散係數與遷移率只相差一個熱電壓因子 kT/q（室溫約 0.0259 V）。以題目給定的數值驗算：D_n = μ_n kT/q = 1350 × 0.0259 ≈ 35 cm^2/s，與題目相符，表示參數彼此自洽。 二、漂移電流密度：J_n,drift = q n(x) μ_n E，其方向沿 +x 電場，而電子實際漂移的方向為 −x。代入後可得 J_n,drift = 1.6×10^-19 × n(x) × 1350 × 150 = 3.24×10^-13 × n(x) A/cm^2。由於 n(x) 隨位置指數衰減，漂移電流也隨 x 衰減；在 x = 0 處必須代入題目給定的表面濃度 n(0)，才能算出數值。 三、擴散電流密度：J_n,diff = q D_n dn/dx。由 n(x) = n(0)e^(−x/L_n) 可得 dn/dx = −(n(0)/L_n)e^(−x/L_n)，故 J_n,diff = −(q D_n n(0)/L_n)e^(−x/L_n)。因為 dn/dx < 0，擴散電流的方向為 −x（電子往 +x 擴散），與漂移電流的方向相反；其大小為 q D_n n(0)/L_n。若以 n(0) = 5×10^16 cm^-3、L_n = 2×10^-4 cm 試算，濃度梯度為 2.5×10^20 cm^-4，J ≈ 1.6×10^-19 × 35 × 2.5×10^20 ≈ 1.4×10^3 A/cm^2。 四、淨電流與方向判別：J_n = q μ_n n E + q D_n dn/dx，兩項方向相反，會部分抵消，故淨電流可能為正、為負或為零，須比較兩項大小。作答時應先標明電場與濃度梯度的正負號，再判斷電子漂移、電子擴散與 conventional current（慣例電流）三者的方向，這是本題最容易失分的地方。 五、資料缺漏說明：題幹中 n(0) 與 L_n 的指數無法辨識，因此漂移與擴散電流都無法得出唯一數值，只能給出符號式與比例關係。建議寫成 J_drift = 3.24×10^-13 × n(0) A/cm^2、J_diff = 5.6×10^-18 × n(0)/L_n A/cm^2，並註明當 n(0)/L_n 與 n(0)E 的比值改變時，淨電流的方向可能反轉。
溫度等於300 K 時，考慮一個矽的pn 陡接面二極體，其p 型區的摻雜濃
度
cm
A
N
，與n 型區的摻雜濃度
cm
D
N
。已知電子電荷
1.6 10
C
q
；熱電壓
/
0.026 V
kT q
；本質載子濃度
1.5 10
cm
in
；
8.854 10
F/cm
；
O
3.9
Si
；
11.7
Si
。請回答以下兩子題：
無外加偏壓時，計算此pn 二極體之內建電位、空乏區寬度與最大內建
電場？（15 分）
逆向偏壓1 V 時，計算此pn 二極體之電子能障與接面電容？（10 分）
參考解答（AI 生成，非官方） 一、內建電位（built-in potential）：平衡時擴散電流與漂移電流互相抵銷、費米能階拉平，故 V_bi = (kT/q) ln(N_A N_D / n_i^2) = 0.026 × ln(N_A N_D / 2.25×10^20)。摻雜濃度越高、兩側濃度差越大，V_bi 就越大，但受限於能隙，矽元件的上限約為 0.9 V 左右。 二、空乏區寬度：W = [2ε_Si(V_bi + V_R)/q × (1/N_A + 1/N_D)]^(1/2)，其中 ε_Si = 11.7 × 8.854×10^-14 ≈ 1.036×10^-12 F/cm。空乏區向兩側延伸的比例為 x_p/x_n = N_D/N_A，即 x_p = W N_D/(N_A + N_D)、x_n = W N_A/(N_A + N_D)，摻雜較輕的一側分到較寬的空乏區。 三、最大內建電場：E_max = 2(V_bi + V_R)/W = q N_A x_p/ε_Si = q N_D x_n/ε_Si，位置在冶金接面（metallurgical junction），方向由 n 區指向 p 區。在沒有外加偏壓時，V_R = 0，直接以 V_bi 代入；三角形電場分布下的面積等於 V_bi。 四、逆向偏壓 1 V：電子能障由 qV_bi 提高為 q(V_bi + 1) eV，空乏區變寬、最大電場升高，接面電容則下降。單位面積接面電容為 C_j' = ε_Si/W = [qε_Si N_A N_D/(2(N_A + N_D)(V_bi + V_R))]^(1/2)，若給定接面面積 A，則 C_j = C_j' A；由 1/C_j^2 對 V_R 作圖可得直線，常用來萃取摻雜濃度。 五、資料缺漏與作答提醒：題幹中 N_A、N_D 的指數未能辨識，因此 V_bi、W、E_max 與 C_j 都無法得出唯一數值。作答時應先列出上述四個公式，標明 ε_Si、V_T = 0.026 V 與單位（V、cm、F/cm^2），再檢查 W 隨逆向偏壓增大而變寬、C_j 隨之單調下降的趨勢是否合理，切勿自行假設摻雜值當作答案。
現代半導體的先進CMOS 製程技術中會有許多道離子佈植步驟，請回答
以下與離子佈植製程相關之兩子題：
說明通道效應（channeling effect）的成因以及通道效應對離子佈植製
程的影響，並指出一種製程上可改善的方法。（10 分）
請就一n 型MOSFET 元件中的LDD（lightly doped drain）、halo 與APT
（anti-punch through）等三項離子佈植步驟，說明其主要目的與植入雜
質型式（n 型、p 型或均可）。（15 分）
參考解答（AI 生成，非官方） 一、通道效應（channeling effect）的成因：單晶矽具有週期性晶格，當入射離子方向接近主要晶軸（如 <100>、<110>）或晶面時，離子會被通道兩側的原子列以庫侖力導引，使其與原子核的近距離碰撞機率大幅降低，於是可以長距離穿透，形成所謂的「通道」。 二、對離子佈植製程的影響：通道離子的射程（range）明顯偏大，使摻雜深度分布出現拖尾（channeling tail），接面深度（junction depth）難以精確控制，造成臨界電壓飄移、短通道效應加劇，並使淺接面（shallow junction）與低摻雜源汲極的製作變得困難，元件特性再現性也因而變差。 三、製程上的改善方法：最常見的是將晶圓傾斜 7 度（tilt）並旋轉 22 至 30 度（twist），使入射方向偏離晶軸；此外可成長薄 screen oxide（犧牲氧化層）使離子隨機散射、先以 Ge 或 Si 進行預非晶化佈植（pre-amorphization implant）破壞晶格，或選用較重的離子、降低能量。 四、LDD（lightly doped drain）：在閘極邊緣下方先植入低濃度、與源汲極同型的雜質（n 型元件用 n^-），以降低汲極端的電場峰值，抑制熱載子（hot carrier）注入與 GIDL，並改善可靠度；其後再以 spacer 定義高濃度源汲極。 五、halo（pocket）與 APT（anti-punch-through）：halo 是在源汲極兩側、閘極下方斜角植入與基板同型的雜質（n 型元件用 p 型），以提高局部基板摻雜、抑制 V_T roll-off 與 DIBL；APT 則是在通道下方植入與基板同型的雜質（p 型），阻斷源汲極空乏區在深度方向連通，防止 punch-through。兩者雜質型式相同，但深度與目的不同。