民國115年 高考三級 電子工程 半導體工程
第3題
溫度等於300 K 時，考慮一個矽的pn 陡接面二極體，其p 型區的摻雜濃 度 cm A N ，與n 型區的摻雜濃度 cm D N 。已知電子電荷 1.6 10…
題目
溫度等於300 K 時，考慮一個矽的pn 陡接面二極體，其p 型區的摻雜濃 度 cm A N ，與n 型區的摻雜濃度 cm D N 。已知電子電荷 1.6 10 C q ；熱電壓 / 0.026 V kT q ；本質載子濃度 1.5 10 cm in ； 8.854 10 F/cm ； O 3.9 Si ； 11.7 Si 。請回答以下兩子題： 無外加偏壓時，計算此pn 二極體之內建電位、空乏區寬度與最大內建 電場？（15 分） 逆向偏壓1 V 時，計算此pn 二極體之電子能障與接面電容？（10 分）
參考解答（AI 生成，非官方）
- 一、內建電位（built-in potential）：平衡時擴散電流與漂移電流互相抵銷、費米能階拉平，故 V_bi = (kT/q) ln(N_A N_D / n_i^2) = 0.026 × ln(N_A N_D / 2.25×10^20)。摻雜濃度越高、兩側濃度差越大，V_bi 就越大，但受限於能隙，矽元件的上限約為 0.9 V 左右。
- 二、空乏區寬度：W = [2ε_Si(V_bi + V_R)/q × (1/N_A + 1/N_D)]^(1/2)，其中 ε_Si = 11.7 × 8.854×10^-14 ≈ 1.036×10^-12 F/cm。空乏區向兩側延伸的比例為 x_p/x_n = N_D/N_A，即 x_p = W N_D/(N_A + N_D)、x_n = W N_A/(N_A + N_D)，摻雜較輕的一側分到較寬的空乏區。
- 三、最大內建電場：E_max = 2(V_bi + V_R)/W = q N_A x_p/ε_Si = q N_D x_n/ε_Si，位置在冶金接面（metallurgical junction），方向由 n 區指向 p 區。在沒有外加偏壓時，V_R = 0，直接以 V_bi 代入；三角形電場分布下的面積等於 V_bi。
- 四、逆向偏壓 1 V：電子能障由 qV_bi 提高為 q(V_bi + 1) eV，空乏區變寬、最大電場升高，接面電容則下降。單位面積接面電容為 C_j' = ε_Si/W = [qε_Si N_A N_D/(2(N_A + N_D)(V_bi + V_R))]^(1/2)，若給定接面面積 A，則 C_j = C_j' A；由 1/C_j^2 對 V_R 作圖可得直線，常用來萃取摻雜濃度。
- 五、資料缺漏與作答提醒：題幹中 N_A、N_D 的指數未能辨識，因此 V_bi、W、E_max 與 C_j 都無法得出唯一數值。作答時應先列出上述四個公式，標明 ε_Si、V_T = 0.026 V 與單位（V、cm、F/cm^2），再檢查 W 隨逆向偏壓增大而變寬、C_j 隨之單調下降的趨勢是否合理，切勿自行假設摻雜值當作答案。
AI 依官方試題文字產生的參考解答，非考選部公告答案，內容僅供備考參考。