關於快取記憶體（Cache）架構設計的敘述，下列何者錯誤？

題目

關於快取記憶體（Cache）架構設計的敘述，下列何者錯誤？ A. 增加快取記憶體的整體容量可減少容量錯失（Capacity Miss） B. 增加快取記憶體的關聯度（Associativity）可減少衝突錯失（Conflict Miss） C. 增加快取記憶體的區塊容量（Block Size）可減少錯失懲罰（Miss Penalty） D. 使用多層快取記憶體可減少整體錯失率（Miss Rate）4612

官方答案

• 答案：C. 增加快取記憶體的區塊容量（Block Size）可減少錯失懲罰（Miss Penalty）

解析

增大區塊容量（block size）雖可能降低部分強制性與容量錯失，但每次錯失要搬移的資料量變多，傳輸時間拉長，反而使錯失懲罰（Miss Penalty）上升，故 C 的敘述錯誤。A 加大快取總容量可容納更多資料，減少容量錯失；B 提高關聯度可讓區塊放到更多位置，減少衝突錯失；D 多層快取讓 L2 吸收 L1 的錯失，使整體送至主記憶體的錯失率下降。三者方向皆正確，僅 C 為本題答案。

AI 參考解析（推得答案已與官方答案比對一致），非官方公告內容，僅供備考參考。

官方資料

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答案以考選部公告之測驗式試題標準答案 PDF 為準。