民國115年 普通考試 電力工程 電子學概要
第3題
分析下圖之數位邏輯電路 說明此數位電路輸出F 之邏輯函數為何？（15 分） 使用CMOS 邏輯電路，包含上拉網路（pull-up network）PMOS 電路…
題目
分析下圖之數位邏輯電路 說明此數位電路輸出F 之邏輯函數為何？（15 分） 使用CMOS 邏輯電路，包含上拉網路（pull-up network）PMOS 電路 及下拉網路（pull-down network）NMOS 電路完成該數位邏輯電路。 （10 分）
參考解答（AI 生成，非官方）
- 一、邏輯函數求法：由輸入端逐級追蹤各閘極輸出並標示中間節點，再以布林代數（Boolean algebra）或卡諾圖化簡。以圖中 A、B 先經 AND 閘、其輸出再與 C 經 OR 閘為例，第一級得 A·B，第二級得 F = A·B + C；若圖之連接次序不同，僅需依序改寫各級輸出，方法不變。
- 二、真值表驗證：三輸入共 8 種組合。當 C = 1 時 F 恆為 1；當 C = 0 時 F = A·B，僅 A = B = 1 時 F = 1，其餘為 0。故 F 為「C 為高電位，或 A、B 同時為高電位」即輸出高電位，屬 AND-OR（積之和，SOP）形式。
- 三、互補式 CMOS 設計原則：任一邏輯函數可用互補開關網路實現，下拉網路（pull-down network, PDN）由 NMOS 組成，只在輸出為 0 時導通；上拉網路（pull-up network, PUN）由 PMOS 組成，只在輸出為 1 時導通，兩者互為對偶（dual）：PDN 之串聯對應 PUN 之並聯，反之亦然。
- 四、本函數之實現：PDN 為 (A 與 B 串聯) 再與 C 並聯，即 A、B 兩顆 NMOS 串聯成一臂，C 一顆 NMOS 成另一臂，兩臂並接於輸出與地之間；PUN 為 (A 與 B 並聯) 再與 C 串聯，即 A、B 兩顆 PMOS 並聯後，再與 C 之 PMOS 串接於 VDD 與輸出之間。繪圖時請標明 VDD、GND、輸入端 A/B/C 及輸出 F。
- 五、實作提醒：輸出節點同時接 PDN 與 PUN，任一時刻僅一網路導通，故無靜態短路電流；為使上升與下降時間對稱，PMOS 之 W/L 通常取 NMOS 的 2 至 3 倍。若允許使用反相器，亦可先以 NAND/NOR 完成 F 的反相再串接反相器，或以複合閘（complex gate）單級實現以減少電晶體數。
AI 依官方試題文字產生的參考解答，非考選部公告答案，內容僅供備考參考。