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民國115年 普通考試 電力工程 電子學概要收錄考選部官方試題，共 4 題可線上瀏覽，考選部未公告本科目答案。
題目與答案
如下圖之電路，所有二極體均為理想（Ideal），並接上如圖之電壓及電阻。
請判斷D1、D2 及D3 三個二極體分別為導通（ON）或關閉（OFF）。
（15 分）
求出V1 之電壓值。（10 分）
參考解答（AI 生成，非官方） 一、解題觀念：理想二極體（ideal diode）導通時視為短路，兩端壓降為 0 V；截止時視為開路，電流為 0 A。因電路含多個二極體，必須採「假設—驗證法」（assume-and-check）：先假設各管狀態，解出節點電壓與各管電流，再檢查導通者電流是否為正、截止者是否確實逆偏，若出現矛盾則重新假設。 二、依題圖之接法假設三管皆導通：10 V 經 10 kΩ 接 D1、0 V（接地）經 10 kΩ 接 D2、2 V 經 2 kΩ 接 D3，三者共同匯接於節點 V1。導通後各串聯電阻即直接並接於 V1 與各電源之間，形成三個分支的節點方程式。 三、對 V1 寫 KCL：(10 − V1)/10k + (0 − V1)/10k + (2 − V1)/2k = 0。兩邊同乘 10 kΩ，得 (10 − V1) − V1 + 5(2 − V1) = 0，整理為 20 = 7V1，故 V1 = 20/7 ≈ 2.857 V。 四、電流驗證：I_D1 = (10 − 2.857)/10k ≈ 0.714 mA（流入 V1）、I_D3 = (2.857 − 2)/2k ≈ 0.429 mA、I_D2 = (2.857 − 0)/10k ≈ 0.286 mA，三者皆為正值，且 0.714 ≈ 0.429 + 0.286，電流守恆成立，假設全部一致。 五、結論：D1、D2、D3 皆為導通（ON），V1 ≈ 2.86 V（約 20/7 V）。另可用反證檢查：若假設 D2 截止，僅 D1、D3 導通，則 V1 = (10/10 + 2/2)/(1/10 + 1/2) ≈ 3.33 V > 0 V，D2 兩端仍為順偏，假設矛盾，故 D2 必為導通，結果更為確定。
下圖1 為一個由電阻及電容所構成之電路，其中C1 = 10 μF，R1 = 9 kΩ，
R2 = 1 kΩ。
請依圖2 畫出此電路之頻率響應圖，圖中需要標記出極點ωp 與零點
ωz(rad/s)。（15 分）
求出極點3-dB 頻率ωp(rad/s)。（10 分）
圖1
圖2
10 V
10 kΩ
2 kΩ
10 kΩ
0 V
2 V
D1
D2
V1
D3
vo/vi (dB)
R1
vi
vo
R2
C1
ω (rad/s)
(log scale)
參考解答（AI 生成，非官方） 一、基本觀念：頻率響應（frequency response）描述電路增益隨頻率變化，通常以波德圖（Bode plot）表示，橫軸為 log ω（rad/s）、縱軸為 20log|vo/vi|（dB）。一階極點使斜率再降 20 dB/dec，零點使斜率回升 20 dB/dec；極點頻率即為 3-dB 頻率，此處增益比低頻值下降 3 dB（約 0.707 倍）。 二、轉移函數推導：依圖 1 之串並聯結構（C1 與 R2 串聯後跨接輸出端，R1 串接於輸入與輸出之間），以分壓定理得 vo/vi = (R2 + 1/sC1)/(R1 + R2 + 1/sC1)，上下同乘 sC1 後化為 H(s) = (1 + sR2C1)/(1 + s(R1 + R2)C1)，為典型落後（lag）網路，具一個零點與一個極點。 三、極零點計算：ωz = 1/(R2C1) = 1/(1k × 10μ) = 1/0.01 = 100 rad/s；ωp = 1/[(R1 + R2)C1] = 1/(10k × 10μ) = 1/0.1 = 10 rad/s。直流增益 H(0) = 1（0 dB），高頻增益 = R2/(R1 + R2) = 0.1（−20 dB）。 四、繪圖要領（請考生依下列描述自行繪製）：橫軸取對數刻度，標出 ωp = 10 rad/s 與 ωz = 100 rad/s；低頻段為 0 dB 水平線，通過 ωp 後轉為斜率 −20 dB/dec 的直線，至 ωz 後再轉回水平，高頻維持 −20 dB；相位由 0° 下降至約 −90°（ωp 附近 −45°），經 ωz 後回升趨近 0°。 五、3-dB 頻率：ωp = 1/[(R1 + R2)C1] = 10 rad/s，換算 f = ωp/2π ≈ 1.59 Hz。提醒：若圖中 C1 改與 R1 並聯（超前網路），則 ωz = 1/(R1C1) ≈ 11.1 rad/s、ωp = 1/[(R1∥R2)C1] ≈ 111 rad/s，計算步驟完全相同，僅元件位置對調。
分析下圖之數位邏輯電路
說明此數位電路輸出F 之邏輯函數為何？（15 分）
使用CMOS 邏輯電路，包含上拉網路（pull-up network）PMOS 電路
及下拉網路（pull-down network）NMOS 電路完成該數位邏輯電路。
（10 分）
參考解答（AI 生成，非官方） 一、邏輯函數求法：由輸入端逐級追蹤各閘極輸出並標示中間節點，再以布林代數（Boolean algebra）或卡諾圖化簡。以圖中 A、B 先經 AND 閘、其輸出再與 C 經 OR 閘為例，第一級得 A·B，第二級得 F = A·B + C；若圖之連接次序不同，僅需依序改寫各級輸出，方法不變。 二、真值表驗證：三輸入共 8 種組合。當 C = 1 時 F 恆為 1；當 C = 0 時 F = A·B，僅 A = B = 1 時 F = 1，其餘為 0。故 F 為「C 為高電位，或 A、B 同時為高電位」即輸出高電位，屬 AND-OR（積之和，SOP）形式。 三、互補式 CMOS 設計原則：任一邏輯函數可用互補開關網路實現，下拉網路（pull-down network, PDN）由 NMOS 組成，只在輸出為 0 時導通；上拉網路（pull-up network, PUN）由 PMOS 組成，只在輸出為 1 時導通，兩者互為對偶（dual）：PDN 之串聯對應 PUN 之並聯，反之亦然。 四、本函數之實現：PDN 為 (A 與 B 串聯) 再與 C 並聯，即 A、B 兩顆 NMOS 串聯成一臂，C 一顆 NMOS 成另一臂，兩臂並接於輸出與地之間；PUN 為 (A 與 B 並聯) 再與 C 串聯，即 A、B 兩顆 PMOS 並聯後，再與 C 之 PMOS 串接於 VDD 與輸出之間。繪圖時請標明 VDD、GND、輸入端 A/B/C 及輸出 F。 五、實作提醒：輸出節點同時接 PDN 與 PUN，任一時刻僅一網路導通，故無靜態短路電流；為使上升與下降時間對稱，PMOS 之 W/L 通常取 NMOS 的 2 至 3 倍。若允許使用反相器，亦可先以 NAND/NOR 完成 F 的反相再串接反相器，或以複合閘（complex gate）單級實現以減少電晶體數。
如下圖NMOS 電晶體之參數，Kn = μCox(W/L) = 0.5 mA/V2，Vt = 1 V，
VA = ∞，且不考慮基底效應（Body Effect）。
求出ID 值。（10 分）
求出gm 值。（5 分）
求算此電路之小訊號增益（Vo/Vi）值。（10 分）
1 kΩ
2 kΩ
10 V
10 V
Vi
Vo
∞
∞
3 kΩ
A
B
C
F
參考解答（AI 生成，非官方） 一、直流偏壓分析：依圖，VDD = 10 V，閘極由 3 kΩ 與 2 kΩ 分壓，因 MOS 閘極電流為零，故 VG = 10 × 2/(3 + 2) = 4 V；源極接地，故 VGS = 4 V。先假設工作在飽和區（saturation region），適用 ID = ½Kn(VGS − Vt)²。 二、求 ID：ID = ½ × 0.5 mA/V² × (4 − 1)² = 0.25 × 9 = 2.25 mA。驗證：VDS = VDD − ID·RD = 10 − 2.25 × 1 = 7.75 V，而 VGS − Vt = 3 V，因 VDS > VGS − Vt（7.75 > 3），飽和區假設成立。若源極另有電阻 RS，則需解 ID = ½Kn(VG − ID·RS − Vt)² 之二次式並取物理上合理的根。 三、求 gm：由定義 gm = Kn(VGS − Vt) = 0.5 mA/V² × 3 V = 1.5 mA/V；亦可用 gm = √(2KnID) = √(2 × 0.5m × 2.25m) = √(2.25 × 10⁻⁶) = 1.5 mA/V，兩式結果一致，可作為驗算。 四、小訊號增益：畫出 π 模型（gate 與 source 間為 gm·vgs 受控源），因 VA = ∞ 故 ro = VA/ID = ∞ 視為開路，輸出端僅剩 RD。vo = −gm·vgs·RD，vi = vgs，故 Av = vo/vi = −gm·RD = −1.5 mA/V × 1 kΩ = −1.5（約 3.5 dB），負號表示輸出與輸入反相（inverting）。 五、注意事項：若源極電阻未被旁路電容旁路，則 Av = −gmRD/(1 + gmRS)，增益絕對值會下降；本題已忽略基底效應（body effect），故不需考慮 vbs 受控源。答題時務必先寫出飽和區判斷條件並驗證，避免直接套公式而失分。