民國115年 普通考試 電子工程 電子學概要
第3題
分析下圖之數位邏輯電路 說明此數位電路輸出F 之邏輯函數為何？（15 分） 使用CMOS 邏輯電路，包含上拉網路（pull-up network）PMOS 電路…
題目
分析下圖之數位邏輯電路 說明此數位電路輸出F 之邏輯函數為何？（15 分） 使用CMOS 邏輯電路，包含上拉網路（pull-up network）PMOS 電路 及下拉網路（pull-down network）NMOS 電路完成該數位邏輯電路。 （10 分）
參考解答（AI 生成，非官方）
- 一、分析步驟：由輸入端逐級標記節點，寫出每一級邏輯閘的布林式（Boolean expression），再以笛摩根定理（De Morgan's theorem）與布林代數化簡為積之和（sum of products, SOP）形式。圖中若繪有反相圈（bubble），須先將該級輸出取補數，以免多層括號造成判讀錯誤。
- 二、邏輯函數：依圖中連接，A、B 先經 AND 閘得 A·B，其輸出與 C 經 OR 閘後再由最後一級反相，故 F＝(A·B＋C)′＝(Ā＋B̄)·C̄。真值表僅在 C＝0 且 A、B 不全為 1 時 F＝1，其餘組合 F＝0；此即典型 AND-OR-INVERT（AOI）閘。
- 三、CMOS 實作原則：靜態 CMOS 閘由下拉網路（pull-down network, PDN，NMOS）與上拉網路（pull-up network, PUN，PMOS）互為對偶（dual）。PDN 導通條件為 F＝0，PUN 導通條件為 F＝1；PDN 的串聯對應 PUN 的並聯，NMOS 對應 PMOS，兩網路共同接於輸出節點 F。
- 四、PDN 設計：F＝0 表示 A·B＋C＝1，故以 NMOS A 與 NMOS B 串聯，再與 NMOS C 並聯；任一條件成立即把 F 拉至地（GND）。繪圖時標明各 NMOS 的閘極接 A、B、C，源極接 GND，汲極匯接於輸出節點。
- 五、PUN 設計：取 PDN 的對偶，以 PMOS A 與 PMOS B 並聯，再與 PMOS C 串聯接至 VDD；當 C＝0（PMOS C 導通）且 A＝0 或 B＝0（PMOS A、B 導通）時，F 被拉至 VDD，與 F＝1 的條件一致。提醒考生：串聯電晶體數越多者，布局時 W/L 須加寬以維持等效導通電阻對稱。
AI 依官方試題文字產生的參考解答，非考選部公告答案，內容僅供備考參考。