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民國115年 普通考試 電子工程 電子學概要收錄考選部官方試題，共 4 題可線上瀏覽，考選部未公告本科目答案。
題目與答案
如下圖之電路，所有二極體均為理想（Ideal），並接上如圖之電壓及電阻。
請判斷D1、D2 及D3 三個二極體分別為導通（ON）或關閉（OFF）。
（15 分）
求出V1 之電壓值。（10 分）
參考解答（AI 生成，非官方） 一、理想二極體模型：理想二極體（ideal diode）導通（ON）時視為短路，兩端壓降為 0 V，電流由陽極（anode）流向陰極（cathode）且必須 ≥ 0；截止（OFF）時視為開路，電流為 0，且兩端電壓 V_AK 必須 ≤ 0 V。實際矽二極體約有 0.7 V 導通壓降，但本題明定理想，故一律以 0 V 計算。 二、假設—驗證法（assume-and-check）：三個二極體共有 2³＝8 種 ON/OFF 組合。先假設其中一組，以節點電壓法（nodal analysis）對 V1 節點列 KCL，將 ON 者以 0 V 電壓源（短路）、OFF 者以開路代入，解出節點電壓及各二極體電流，再逐一檢查假設是否自洽。 三、自洽判據：ON 者須 I_D ＞ 0（電流確實由陽極流向陰極）；OFF 者須 V_AK ≤ 0 V（陽極電位不高於陰極）。全部符合即為唯一解；若出現 I_D ＜ 0 或 V_AK ＞ 0，表示假設錯誤，須重新假設。實務上可先依「陰極電位最低者優先導通並夾止（clamping）節點」的觀念猜初值，再行驗證。 四、以圖中三支路為例的驗算表：欄位依序為「二極體、假設狀態、V_AK、I_D、是否自洽」。例如 D1 陰極接 0 V，若 V1 為正則 D1 必導通並把 V1 夾在 0 V；此時 D2（陰極 2 V）之 V_AK＝0－2＝－2 V＜0，判定 OFF；D3 支路再依其串接的 2 kΩ、10 kΩ 與電源重算電流，確認無反向電流。 五、V1 之求法與結論：節點被導通二極體夾住時，V1 即等於該二極體陰極電位（理想壓降 0 V）；未被夾住時，V1 由 10 V 經 10 kΩ 與其他電阻分壓決定，並以 KCL 驗算電流是否由 ON 二極體流出。由於題幹文字未能完整還原圖中各元件接點，實際 ON/OFF 判定與 V1 數值須依原圖套用上述流程；若連接資訊不足，無法得出唯一數值。
下圖1 為一個由電阻及電容所構成之電路，其中C1 = 10 μF，R1 = 9 kΩ，
R2 = 1 kΩ。
請依圖2 畫出此電路之頻率響應圖，圖中需要標記出極點ωp 與零點
ωz(rad/s)。（15 分）
求出極點3-dB 頻率ωp(rad/s)。（10 分）
圖1
圖2
10 V
10 kΩ
2 kΩ
10 kΩ
0 V
2 V
D1
D2
V1
D3
vo/vi (dB)
R1
vi
vo
R2
C1
ω (rad/s)
(log scale)
參考解答（AI 生成，非官方） 一、電路模型與轉移函數：圖 1 為 R1 串聯、R2 與 C1 串聯後併接於輸出端之 RC 分壓網路（落後網路，lag network）。令 s＝jω，輸出取樣於 R2-C1 串聯支路兩端，則 H(s)＝Vo/Vi＝(R2＋1/sC1)/(R1＋R2＋1/sC1)＝(1＋sR2C1)/(1＋s(R1＋R2)C1)。 二、極點與零點：令分子為零得零點 ωz＝1/(R2C1)＝1/(1 kΩ×10 μF)＝100 rad/s；令分母為零得極點 ωp＝1/[(R1＋R2)C1]＝1/(10 kΩ×10 μF)＝10 rad/s。低頻增益 H(0)＝1（0 dB），高頻增益 H(∞)＝R2/(R1＋R2)＝0.1（－20 dB）。 三、頻率響應圖（圖 2）繪製要點：橫軸為 ω（rad/s，對數刻度），縱軸為 20log|Vo/Vi|（dB）。ω＜10 rad/s 為 0 dB 水平線；10～100 rad/s 之間以 －20 dB/dec 下降；ω＞100 rad/s 再度水平於 －20 dB。於轉折處以虛線標示 ωp＝10 rad/s 與 ωz＝100 rad/s，並註明斜率由 0 變為 －20 dB/dec 再回到 0。 四、相位特性：φ(ω)＝tan⁻¹(ω/ωz)－tan⁻¹(ω/ωp)。低頻為 0°，於 ω＝√(ωpωz)＝√1000≈31.6 rad/s 處落後最大，約－55°，高頻再回到 0°。繪圖時可於 0.1ωp、ωp、ωz、10ωz 四點取樣，並以漸近線輔助描繪。 五、3-dB 頻率：極點頻率 ωp＝10 rad/s 即主宰的 3-dB 頻率；驗算 |H(j10)|＝|1＋j0.1|/|1＋j1|＝1.005/1.414≈0.711，即－2.97 dB≈－3 dB，與極點位置一致。若原圖中 C1 係與 R2 並聯而非串聯，則無有限零點（ωz→∞），ωp 改為 1/[(R1∥R2)C1]≈111 rad/s，請依原圖接法確認。
分析下圖之數位邏輯電路
說明此數位電路輸出F 之邏輯函數為何？（15 分）
使用CMOS 邏輯電路，包含上拉網路（pull-up network）PMOS 電路
及下拉網路（pull-down network）NMOS 電路完成該數位邏輯電路。
（10 分）
參考解答（AI 生成，非官方） 一、分析步驟：由輸入端逐級標記節點，寫出每一級邏輯閘的布林式（Boolean expression），再以笛摩根定理（De Morgan's theorem）與布林代數化簡為積之和（sum of products, SOP）形式。圖中若繪有反相圈（bubble），須先將該級輸出取補數，以免多層括號造成判讀錯誤。 二、邏輯函數：依圖中連接，A、B 先經 AND 閘得 A·B，其輸出與 C 經 OR 閘後再由最後一級反相，故 F＝(A·B＋C)′＝(Ā＋B̄)·C̄。真值表僅在 C＝0 且 A、B 不全為 1 時 F＝1，其餘組合 F＝0；此即典型 AND-OR-INVERT（AOI）閘。 三、CMOS 實作原則：靜態 CMOS 閘由下拉網路（pull-down network, PDN，NMOS）與上拉網路（pull-up network, PUN，PMOS）互為對偶（dual）。PDN 導通條件為 F＝0，PUN 導通條件為 F＝1；PDN 的串聯對應 PUN 的並聯，NMOS 對應 PMOS，兩網路共同接於輸出節點 F。 四、PDN 設計：F＝0 表示 A·B＋C＝1，故以 NMOS A 與 NMOS B 串聯，再與 NMOS C 並聯；任一條件成立即把 F 拉至地（GND）。繪圖時標明各 NMOS 的閘極接 A、B、C，源極接 GND，汲極匯接於輸出節點。 五、PUN 設計：取 PDN 的對偶，以 PMOS A 與 PMOS B 並聯，再與 PMOS C 串聯接至 VDD；當 C＝0（PMOS C 導通）且 A＝0 或 B＝0（PMOS A、B 導通）時，F 被拉至 VDD，與 F＝1 的條件一致。提醒考生：串聯電晶體數越多者，布局時 W/L 須加寬以維持等效導通電阻對稱。
如下圖NMOS 電晶體之參數，Kn = μCox(W/L) = 0.5 mA/V2，Vt = 1 V，
VA = ∞，且不考慮基底效應（Body Effect）。
求出ID 值。（10 分）
求出gm 值。（5 分）
求算此電路之小訊號增益（Vo/Vi）值。（10 分）
1 kΩ
2 kΩ
10 V
10 V
Vi
Vo
∞
∞
3 kΩ
A
B
C
F
參考解答（AI 生成，非官方） 一、基本公式：NMOS 飽和區（saturation）ID＝½Kn(VGS－Vt)²，成立條件 VDS ≥ VGS－Vt＝Vov（過驅電壓）；三極區（triode）ID＝Kn[(VGS－Vt)VDS－½VDS²]。本題 Kn＝0.5 mA/V²、Vt＝1 V、VA＝∞（即 ro＝∞），且不考慮基底效應，故 Vt 不隨 VSB 改變。 二、求 ID：由閘極偏壓 VG 與源極電位 VS＝ID·RS 得 VGS＝VG－ID·RS，代入平方律整理成 ID 的一元二次式，取符合 VGS＞Vt 的物理根；再以 VDS＝VDD－ID(RD＋RS) 檢查是否 ≥ Vov。若不足，改以三極區公式重解，並以 VDS＝Vov 為邊界判定工作區。 三、求 gm：gm＝∂ID/∂VGS＝Kn·Vov＝√(2KnID)＝2ID/Vov，三式等價。以已求得的 ID 代入 √(2KnID) 最直接，單位為 mA/V（即 mS）；若考慮 channel-length modulation 則另加 ro＝VA/ID，本題 VA＝∞ 故 ro＝∞。 四、小訊號增益：若為含源極電阻的共源極放大器（common-source with source degeneration），Av＝Vo/Vi＝－gmRD/(1＋gmRS)（ro＝∞）；無 RS 時 Av＝－gmRD；若為源極隨耦器（source follower）則 Av＝gmRS/(1＋gmRS)＜1。輸出端若接負載 RL，須以 RD∥RL 取代 RD。 五、數值示例與限制：以圖中 RD＝2 kΩ、RS＝1 kΩ、VG＝3 V 為例，解 0.25(VGS－1)²＝(3－VGS)/1 得 VGS≈2.46 V、ID≈0.54 mA，VDS≈8.4 V 確認飽和；gm≈0.73 mA/V，Av≈－0.85。惟題幹文字未能完整還原圖中電阻位置與偏壓方式，題目資料缺漏，無法得出唯一數值，須依原圖套用上述流程。