分析下圖之數位邏輯電路 說明此數位電路輸出F 之邏輯函數為何？（15 分） 使用CMOS 邏輯電路，包含上拉網路（pull-up network）PMOS 電路…

題目

分析下圖之數位邏輯電路 說明此數位電路輸出F 之邏輯函數為何？（15 分） 使用CMOS 邏輯電路，包含上拉網路（pull-up network）PMOS 電路 及下拉網路（pull-down network）NMOS 電路完成該數位邏輯電路。 （10 分）

參考解答（AI 生成，非官方）

• 一、邏輯函數的求法：先辨識圖中各閘（AND、OR、NAND、NOR、NOT）與中間節點，由輸入往輸出逐一寫出節點表示式（如 X＝、Y＝），再代入消去中間變數，最後以布林代數（De Morgan 定律、吸收律、冪等律）化簡為最簡 SOP 或 POS 形式。若為三輸入 A、B、C，可另列 8 列真值表交叉核對，確保化簡無誤。
• 三、CMOS 實作原則：下拉網路（pull-down network, PDN）由 NMOS 組成，負責將輸出放電至 GND，其實現的是輸出補函數 F̄ 的導通條件；上拉網路（pull-up network, PUN）由 PMOS 組成，是 PDN 的對偶網路（dual），負責將輸出充電至 VDD。設計步驟：(1) 由 F 求 F̄；(2) 以 NMOS 實現 F̄，AND（乘）對應串聯、OR（加）對應並聯；(3) 依「串聯↔並聯互換」得 PUN，並將輸入取補（PMOS 閘極驅動補變數）；(4) 必要時加反相器取得 F。
• 四、以 F＝A·B·C′ 為例：F̄＝A′＋B′＋C。PDN：NMOS A 與 NMOS B 並聯後，再與 NMOS C 串聯，源極接 GND、汲極接輸出；PUN：PMOS A 與 PMOS B 串聯後，再與 PMOS C 並聯，接於 VDD 與輸出之間，且 A、B 的 PMOS 閘極接 A、B（因 F̄ 中為 A′、B′），C 的 PMOS 閘極接 C。如此任一輸入組合下，PUN 與 PDN 恰有一者導通，輸出為完整擺幅且無靜態短路電流。
• 五、繪圖要點與限制：圖上應標示 VDD 與 GND 兩條電源軌、輸出節點 F、三個輸入的閘極接點，PMOS 閘極端加小圓圈表示低電位導通，NMOS 不加圈；並在旁註明「PUN 為 PDN 之對偶」。由於題圖中各閘的接線細節未隨題文完整呈現，實際 F 之最簡式須依原圖確認；考生應把節點表示式與真值表寫滿，再依對偶原則畫出 PUN/PDN，才能取得全部配分。

AI 依官方試題文字產生的參考解答，非考選部公告答案，內容僅供備考參考。

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